FPGA（Field Programmable Gate Array）芯(xin)片(pian)(pian)基于可(ke)編程(cheng)器件（PAL、GAL）發展而來，是半定(ding)制化、可(ke)編程(cheng)的集成(cheng)電路。FPGA芯(xin)片(pian)(pian)按(an)固定(ding)模式處(chu)理(li)信號，可(ke)執行新型任(ren)務(wu)（計算任(ren)務(wu)、通信任(ren)務(wu)等）。FPGA芯(xin)片(pian)(pian)相(xiang)對專用集成(cheng)電路（如ASIC芯(xin)片(pian)(pian)）更具靈活性，相(xiang)對傳統可(ke)編程(cheng)器件可(ke)添加(jia)更大規(gui)模電路數量以實現多元功(gong)能。

?

1.FPGA芯片相較于CPU芯片

CPU架構：CPU用于處理視覺算法(fa)需按指定(ding)順序執行指令，第指令在(zai)圖像整體運(yun)行完(wan)成(cheng)后，第二指令開始運(yun)行。在(zai)4步(bu)操作指令環(huan)境下(xia)，設定(ding)單個操作指令運(yun)行需10毫(hao)秒，完(wan)成(cheng)總算法(fa)耗時約40毫(hao)秒。

FPGA架構(gou)：FPGA用于處(chu)理視覺(jue)算法采取規(gui)模化并行運(yun)算模式(shi)，可于圖(tu)像(xiang)不同像(xiang)素內同時運(yun)行4步(bu)操(cao)作指令。設定單個(ge)操(cao)作操(cao)作指令運(yun)行需10毫秒(miao)，FPGA完(wan)成圖(tu)像(xiang)整體視覺(jue)算法處(chu)理時間僅為(wei)10毫秒(miao)，FPGA圖(tu)像(xiang)處(chu)理速(su)度(du)顯(xian)著快(kuai)于CPU。

“FPGA+CPU”架(jia)構：此架(jia)構下，圖(tu)像在CPU與(yu)FPGA之間傳(chuan)輸，包含(han)傳(chuan)輸時間在內(nei)的(de)算(suan)法(fa)整體(ti)處理時間仍低(di)于純CPU架(jia)構。

2.FPGA芯片相較于GPU芯片

峰(feng)(feng)值(zhi)(zhi)性：GPU計算峰(feng)(feng)值(zhi)(zhi)（10Tflops）顯(xian)著(zhu)高于(yu)FPGA計算峰(feng)(feng)值(zhi)(zhi)（小于(yu)1TFlops）。GPU架構(gou)依托深度(du)流水線等(deng)技術可基(ji)于(yu)標準單元庫實現手(shou)工電路(lu)定制(zhi)。相(xiang)對(dui)而言，FPGA設(she)計資源受限，型號(hao)選擇決定邏(luo)輯資源上限（浮(fu)點運(yun)算資源占(zhan)用較高），FPGA邏(luo)輯單元基(ji)于(yu)SRAM查找表，布線資源受限。

內(nei)存(cun)接(jie)口(kou)(kou)：GPU內(nei)存(cun)接(jie)口(kou)(kou)（雙倍數據傳輸率存(cun)儲器等）帶寬優于FPGA使用(yong)的DDR（雙倍速率同步動(dong)態隨機(ji)存(cun)儲器）接(jie)口(kou)(kou)，滿足機(ji)器學習(xi)頻繁訪(fang)問(wen)內(nei)存(cun)需求。

靈(ling)活性：FPGA可根據特(te)定(ding)應用編(bian)程硬(ying)件(jian)，GPU設計完(wan)成后無法改動硬(ying)件(jian)資源，遠期機器學(xue)習使用多(duo)條指令(ling)平行(xing)處理單(dan)數據，FPGA硬(ying)件(jian)資源靈(ling)活性更能滿足需求。

功(gong)耗：GPU平均功(gong)耗（200W）遠高(gao)于FPGA平均功(gong)耗（10W），可有效解決散熱問題(ti)。

3.FPGA芯片相較于ASIC芯片

ASIC需從標準單元進行設計，功能需求及(ji)性(xing)能需求發生(sheng)變(bian)化(hua)時，ASIC芯片設計需經歷重新投片，設計流程時間成(cheng)(cheng)本(ben)、經濟(ji)成(cheng)(cheng)本(ben)較(jiao)高。

FPGA包括預(yu)制門和觸發器，具備可編程(cheng)互聯特性，可實現芯片(pian)功能重新(xin)配(pei)置。相對而言，ASIC芯片(pian)較(jiao)少具備重配(pei)置功能。

ASIC與FPGA經濟成(cheng)本(ben)、時間(jian)成(cheng)本(ben)區別：ASIC設計過程涉及固定(ding)成(cheng)本(ben)，設計過程造(zao)成(cheng)材(cai)料浪費較少(shao)，相對(dui)FPGA重(zhong)復成(cheng)本(ben)較低，非(fei)重(zhong)復成(cheng)本(ben)較高（平(ping)均超百萬美元(yuan)）。

FPGA重(zhong)復成(cheng)本(ben)(ben)高(gao)于(yu)同(tong)類(lei)ASIC芯片，規模化量產場景下，ASIC芯片單位(wei)IC成(cheng)本(ben)(ben)隨(sui)產量增加(jia)持續走低(di)，總成(cheng)本(ben)(ben)顯(xian)著低(di)于(yu)FPGA芯片。

FPGA無需等(deng)待芯片流片周(zhou)期，編(bian)程(cheng)后可直接使用，相對(dui)ASIC有助(zhu)于(yu)企業節省產(chan)品(pin)上市時間。

技術(shu)未成熟(shu)階(jie)段(duan)，FPGA架構支持(chi)靈活改(gai)變芯片功(gong)能，有助于降(jiang)低器(qi)件產品成本及風險，更(geng)適用于5G商用初期的市場環境。

公司介紹

北京數聯(lian)(lian)云(yun)創科(ke)技有限責任(ren)公司(si)(si)是以物聯(lian)(lian)網為基礎(chu)的開發類公司(si)(si)，集電(dian)路設計(ji)、智能(neng)居、教學設備，倉儲(chu)系統等(deng)研發、生產(chan)、銷售為體，我們在物聯(lian)(lian)網、嵌入(ru)式系統集成(cheng)(cheng)、智能(neng)硬件等(deng)新興領(ling)域有豐富開發經(jing)驗(yan)，致力于提供各行(xing)業(ye)內領(ling)先(xian)成(cheng)(cheng)熟的解(jie)決方案和完善的售后服務體系。